Hardware Design and Security in the Era of Chiplets and LLMs
arXiv 论文 2608.05063v1 于 2026-08-05 发布，题为 'Hardware Design and Security in the Era of Chiplets and LLMs'，分析了 2.5D chiplet 系统和 LLM 驱动的 EDA 流程中的硬件攻击面，并回顾了防御方法，包括 2.5D split manufacturing 和 active interposers 用于物理隔离的 Root of Trust。
发展脉络
- 首次出现Hardware Design and Security in the Era of Chiplets and LLMsarXiv cs.AI
- 当前判断该论文反映了半导体行业在采用 chiplet 和 LLM 辅助设计时对安全性的关注，可能推动 EDA 工具和芯片设计流程中安全措施的整合。可验证的下一信号：主要 EDA 厂商（如 Synopsys、Cadence）是否在其工具中集成 LLM 安全防护功能。Agent Pulse · 分析
该论文指出半导体行业正经历双重革命：向异构 2.5D chiplet 系统的转变，以及将大型语言模型（LLM）集成到电子设计自动化（EDA）流程中。这些范式在良率、模块化、设计生产力等方面带来前所未有的好处，但也极大地扩展了硬件攻击面。论文对 chiplet 系统（包括 LLM 加速的硬件栈）在架构、逻辑和物理层面的攻击进行了统一分析，并探讨了针对 LLM 驱动的 EDA 管道的各种漏洞利用。为保护 chiplet 系统，论文回顾了一种利用 2.5D split manufacturing 和 active interposers 实现物理隔离 Root of Trust（RoT）架构的防御方法。为保护 LLM 驱动的 EDA 管道，论文识别了原生威胁并回顾了最先进的防御技术。最后，论文讨论了 LLM 系统如何推进现代系统（包括 chiplet）的硬件安全。
论文提出将 2.5D split manufacturing 与 active interposers 结合，构建物理隔离的 Root of Trust，这为 chiplet 系统提供了一种新的安全架构思路。同时，LLM 驱动的 EDA 流程引入了新的攻击面，需要针对性的防御。可验证的下一信号：后续是否有研究实现或评估该 RoT 架构在真实 chiplet 设计中的有效性。
该论文反映了半导体行业在采用 chiplet 和 LLM 辅助设计时对安全性的关注，可能推动 EDA 工具和芯片设计流程中安全措施的整合。可验证的下一信号：主要 EDA 厂商（如 Synopsys、Cadence）是否在其工具中集成 LLM 安全防护功能。
对于芯片设计公司，采用 chiplet 和 LLM 驱动的 EDA 工具时，需评估新的安全风险，并考虑投资于安全解决方案。对于 EDA 供应商，提供安全增强的 LLM 集成工具可能成为差异化优势。可验证的下一信号：是否有公司发布针对 LLM 驱动 EDA 的安全产品。
未来，LLM 可能在硬件安全领域发挥更大作用，例如用于漏洞检测或安全验证。同时，chiplet 系统的安全标准可能需要更新。可验证的下一信号：是否有后续工作将 LLM 应用于硬件安全分析。